時鐘發(fā)生器(CLK)與振蕩器有些類似,都是產生并提供產品時鐘信號的電子元器件,但是跟晶體振蕩器有很大的不同,晶振是一種頻率控制元器件,是依靠頻率振蕩后產生信號的,時鐘發(fā)生器則是在主板啟動時提供初始化時鐘信號,二者還是有比較明顯的區(qū)別.那么標題中說到,VCXO晶振作為CLK時鐘發(fā)生器都是怎樣操作的呢?VCXO(壓控晶體振蕩器)是一種振蕩器,其頻率由晶體決定,但可以通過改變控制電壓進行少量調節(jié).VCXO時鐘(CLK)發(fā)生器已經用于各種應用,例如數(shù)字電視,數(shù)字音頻,ADSL和STB.本應用筆記提供了VCXO CLK發(fā)生器的一般結構,關鍵性能測量,PCB設計指南以及MAX 9485的測試設置,MAX9485是用于MPEG2和AC-3音頻應用的VCXO CLKGen芯片.
VCXO CLK發(fā)生器的結構與應用
VCXO或壓控晶體振蕩器以晶體確定的頻率振蕩,但可通過控制電壓在較窄的范圍內調節(jié),通常在0V-2V或0V-3V的范圍內.VCXO的調諧范圍約為±100ppm至±200ppm.圖1顯示了典型VCXO CLK發(fā)生器的結構和晶體的電路模型.

圖1.典型VCXO CLK發(fā)生器的框圖.

隨著變容二極管CV1和CV2的電容變化,晶振的模型受到影響,振蕩頻率也會發(fā)生變化.兩個分流外部并聯(lián)電容器CS1和CS2用于調節(jié)調諧范圍并偏移中心頻率.數(shù)學上,根據(jù)圖1中的晶體電路,晶體的共振頻率可表示為

其中CL是等效負載電容,是CV1,2和CS1,2的集總和.更準確地說,CL=(CV1+CS1)||(CV2+CS2).采用一階近似并考慮到C1<

圖2顯示了fC在CS1值方面的典型曲線,其中CS1=CS2.

圖2.VCXO頻率與分流電容器CS1(CS1=CS2).

使用這種微調功能,通常將VCXO和PLL組合在一起,以創(chuàng)建具有微調功能的CLK發(fā)生器.VCXO CLK發(fā)生器已用于各種應用,例如數(shù)字電視,數(shù)字音頻,ADSL和STB.Maxim的MAX9485是一款CLK發(fā)生器芯片,專為MPEG-2和Dolby Digital音頻(AC-3)應用而設計[1].它可以提供幾乎所有用于音頻數(shù)模轉換器的頻率.它支持從12kHz到96kHz的采樣頻率.Maxim還在為其他應用開發(fā)VCXO CLK發(fā)生器.
VCXO CLK發(fā)生器的關鍵參數(shù)
有許多參數(shù)來表征VCXO CLK發(fā)生器.最重要的是調諧電壓范圍,中心頻率,拉動(調諧)范圍和輸出CLK的抖動.調諧電壓范圍是VCXO石英晶振控制電壓的變化范圍.該電壓控制變容二極管的電容.通常它在0V-2V或3V的范圍內.中心頻率是VCXO輸出頻率范圍中間的頻率.牽引范圍是上(或下)頻率變化與中心頻率的比率.該比率通常以ppm(百萬分率)表示.該測量提供VCXO的相對牽引范圍.通常,拉伸范圍約為100ppm-200ppm,這取決于VCXO和所選晶體的結構.CLK抖動是CLK發(fā)生器的關鍵測量.有幾種抖動定義.兩種最常用的抖動測量稱為周期抖動和周期到周期抖動.我們將在第4節(jié)中討論它們.抖動取決于CLK發(fā)生器的結構,它隨芯片而變化,對CLK發(fā)生器的抖動要求也因應用而異.
晶體選擇和電路板設計
VCXO CLK發(fā)生器的質量和特性會受到晶體選擇和PCB布局的影響.在晶體選擇方面,除頻率,封裝,精度和工作溫度范圍外,對于VCXO應用,用戶必須注意等效串聯(lián)電阻和負載電容.串聯(lián)電阻提供晶體的功耗測量.電阻值越小,振蕩器啟動越容易.負載電容是晶體的重要參數(shù).首先,它決定了晶體的共振頻率.通常,晶體的標記頻率意味著在將指定的負載電容與其并聯(lián)連接之后晶體的諧振頻率.大號等于規(guī)定的負載電容,但這不是將值從1/(2π√L1Ç1).因此,很明顯VCXO的調諧范圍與CL的值密切相關.對于較小的負載電容值,VCXO調諧范圍限制在上側;同樣,較大的電容值會降低下側的調諧范圍.加載電容的正確值取決于VCXO的特性.
例如,在MAX9485設計中,為了平衡調諧范圍,調諧曲線的中心和電路板設計的簡易性,我們選擇了Ecliptek(ECX-5527-27)[2]的具有14pf負載電容的27MHz晶振.有了這樣的晶體,MAX9485可以提供±200ppm的脈沖范圍,參見圖3.應該提到的是,晶體的拉伸范圍也隨包裝而變化.通常,金屬罐裝封裝具有比表面安裝器件(SMD)更大的拉動范圍.然而,最近DAISHINKUCorp[5]制造了一種新的SMD晶體,可提供與金屬罐裝晶體相似的拉伸范圍.我們測試了SMD晶振(DSX530GA),發(fā)現(xiàn)兩個4pf并聯(lián)電容的調諧范圍約為±200ppm,見圖4.

圖3

圖4

為了限制VCXO的調諧范圍,我們可以通過改變外部并聯(lián)電容來設置上限.并聯(lián)電容的值在4ps-7ps的范圍內,具體取決于電路板的寄生電容.另一方面,較低的范圍由內部矢量的值確定,其不能在外部改變.為了減少寄生電容對上調諧范圍的影響,在電路板布局中,我們應該盡量減小晶體引腳對地的寄生電容,從而在引腳與接地和電源方案之間提供良好的間隙.有關電路板布局的詳細信息,請參考MAX9485評估(EV)套件[4].
測量輸出CLK抖動的設置
對于石英晶體振蕩器,抖動是一項重要的性能測量.有兩種最常用的抖動定義:周期抖動和周期間抖動,見圖5細節(jié).為了測量抖動,我們可以使用高速數(shù)字采樣示波器對大量數(shù)據(jù)進行采樣,并根據(jù)定義計算抖動.Tektronix(TDS7254)或Lecroy(Wavepro960)的示波器使用配備的軟件提供這些測量.我們還可以使用高速數(shù)字示波器來測量時域中的周期抖動[3].圖5顯示了設置.通過時域方法,我們無法測量周期到周期的抖動.但是,如果每個周期的抖動噪聲是獨立且相同分布的,則周期間抖動是周期抖動的1.414倍.MAX9485可根據(jù)不同的音頻采樣頻率和頻率比例因子產生21種不同的輸出頻率.我們使用了圖6中所示的設置測量所有可能的輸出CLK頻率的周期抖動.表1顯示了測量結果.

圖5.輸出抖動測量.

圖6.自觸發(fā)抖動測量設置.

表1.周期抖動與輸出頻率的關系

F OUT	縮放因子	FS	Jp(RMS)
(MHz)		千赫	(PS)	UI
73.728	768	96	21	0.00155
67.7376	768	88.2	23.2	0.00157
49.152	768	64	42.6	0.00209
36.864	768	48	40	0.00147
36.864	384	96	37	0.00136
33.8688	768	44.1	44	0.00149
33.8688	384	88.2	41.3	0.00140
24.5760	768	32	66	0.00162
24.5760	384	64	92	0.00226
24.5760	256	96	50	0.00123
22.5792	256	88.2	55.1	0.00124
18.4320	384	48	59	0.00109
16.9344	384	44.1	69	0.00117
16.3840	256	64	134	0.00220
12.2880	256	48	84.8	0.00104
12.2880	384	32	170	0.00209
11.2896	256	44.1	100	0.00113
9.126	768	12	106	0.00097
8.1920	256	32	250	0.00205
4.608	384	12	198	0.00091
3.072	256	12	324	0.00100

從該表中我們可以看出,通常Oscillator頻率越高,抖動越低.但是,如果我們使用相對度量來描述抖動,例如單位間隔(UI),從表格的最后一列看,抖動是可比較的.另外,注意到36.864MHz,33.8688MHz,24.5760MHz和12.288MHz的頻率可以通過不同的采樣頻率Fs和比例因子產生,這導致不同的抖動測量.因此,當使用這些頻率時,用戶應選擇Fs和產生最低抖動的比例因子.

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